TS. John Nguyễn

Tóm tắt:

• Hơn hai mươi năm kinh nghiệm với tư cách là kỹ sư xác minh và thiết kế ASIC/FPGA làm việc với Giao thức giao diện máy tính, Xử lý tín hiệu số và các ứng dụng truyền thông kỹ thuật số.
• Kinh nghiệm làm việc trong thiết kế kiến ​​trúc vi mô, mã hóa RTL, tổng hợp, phân tích thời gian tĩnh và PNR.
• Kinh nghiệm làm việc về mô phỏng và xác minh chip bằng Verilog, ModelSim và
• Có động lực cao, sáng tạo, làm việc theo nhóm, có khả năng giao tiếp cá nhân xuất sắc
• Làm việc chăm chỉ, đáng tin cậy, tận tâm với tính chuyên nghiệp và có thể đảm nhiệm nhiều nhiệm vụ
• Phân tích và giải quyết vấn đề xuất sắc
• Đã cung cấp năm sản phẩm thành công.
• Hoạt động trên PCI và PCIe
• Hoạt động trên bộ nhớ SRAM, DRAM, SDRAM và DDR2
• Đã hoạt động trên NAND, FLASH và MRAM
• Có kinh nghiệm với Xilinx Spartan
• Tích hợp Matlab với ModelSim để mô phỏng hiệu suất BER trong truyền thông số
• Thiết kế FPGA với nhiều xung nhịp
• Đã làm việc với Kiến trúc sư hệ thống để chuyển đổi thiết kế khái niệm Matlab sang triển khai phần cứng để đạt được hiệu suất tốc độ.

Kinh nghiệm chuyên môn:

Kỹ sư thiết kế FPGA

Analog Inference, Inc., Santa Clara, CA

Tháng 7 năm 2021– Hiện tại

• Thiết kế và triển khai bộ điều khiển bộ nhớ
• Thiết kế và triển khai thử nghiệm nền tảng FPGA
• Xác minh hệ thống của mô-đun bộ nhớ nhúng
• Viết mô hình Verilog hành vi cho khách hàng

Kỹ sư thiết kế MTS

Crossbar, Inc., Santa Clara, CA

Tháng 11 năm 2014 – Tháng 7 năm 2021

• Thiết kế và triển khai RRAM
• Thiết kế và triển khai thử nghiệm trên nền tảng FPGA cho RRAM
• Thiết kế vật lý sử dụng Cadence Encounter 1
• Xác thực hệ thống của RRAM được nhúng
• Thực hiện viết mô hình Verilog hành vi cho khách hàng

Sr. ASIC Design Engineer

Crocus Technology, Inc., Santa Clara, CA

Tháng 1 năm 2013 – Tháng 11 năm 2014

• Thiết kế và triển khai MRAM thử nghiệm
• Thiết kế và triển khai bài kiểm tra MLU-MiP
• Thiết kế và triển khai 1 demo Box với Android
• Thiết kế và xác thực với thẻ thông minh ISO7816
• Xác minh của thẻ thông mình với giao tiếp hệ điều hành Android
• Viết bảng thử nghiệm hệ thống bằng Verilog
• Gỡ lỗi nền tảng FPGA sử dụng Chipscope

Sr. FPGA Design Engineer

SanDisk Corp., Milpitas, CA

Tháng 1 năm 2012 – Tháng 12 năm 2012

• Thiết kế và triển khai giao thức bus NAND
• Thiết kế và triển khai với ATBU
• Thiết kế và xác minh với các chuẩn USB2, SRAM, và DDR2
• Thiết kế và xác minh RTL
• Tổng hợp Chip và phân tích thời gian
• Mô phỏng và xác thực sử dụng ModelSim và Chipscope.
• Thực hiện địa điểm & tuyến đường trên dòng FPGA Xilinx Spartan bằng Xilinx ISE xx
• Mã hóa các mô-đun kiểm tra hành vi để mô phỏng và xác thực

Kỹ sư FPGA Design Engineer

AAE Systems Inc., Sunnyvale, CA

Tháng 12 năm 2002 – Tháng 11 năm 2011

• Implemented and verified a CPFSK modem with a Viterbi Triển khai và xác thực modem CPFSK với thuật toán Viterbi.
• Micro architecture design and RTL Thiết kế kiến trúc vi mô và mã hóa RTL.
• Mô-đun hành vi mã hóa để mô phỏng và xác minh
• Chạy chip tổng hợp và phân tích thời gian.
• Mô phỏng hệ thống và xác thực sử dụng ModelSim SE và Matlab
• Thực hiện địa điểm và tuyến đường trên FPGA Xilinx Spartan 3 & 6 bằng Xilinx ISE 1.
• Chuyển đổi thiết kế khái niệm Matlab của Kiến trúc sư hệ thống thành mã RTL có thể triển khai FPGA đạt được các yêu cầu về thời gian và kích thước.

FPGA Design Engineer

ComTier Inc., Sunnyvale, CA

Tháng 4 năm 2001 – Tháng 9 năm 2002

• Thiết kế kiến ​​trúc vi mô và RTL
• Thiết kế logic, mã hóa RTL, tổng hợp và xác định thời gian
• Viết và duy trì các Script tổng hợp
• Tích hợp và xác minh các mô-đun phụ và toàn bộ chip
• Chặn và gỡ lỗi toàn bộ chip và xác thực
• Mã hóa các mô-đun hành vi cho hệ thống
• Viết bảng kiểm tra bằng C, Matlab và Perl

ASIC Design Engineer

Advanced Micro Devices, Sunnyvale, CA

Tháng 6 năm 1999 – Tháng 4 năm 2001

• Thiết kế logic, mã hóa RTL hành vi, tổng hợp và định thời
• Viết và duy trì tổng hợp
• Tích hợp và xác minh các mô-đun phụ và toàn bộ chip
• Chặn và gỡ lỗi toàn bộ chip và
• Mã hóa các mô-đun hành vi cho hệ thống
• Viết testbenches bằng C, Matlab và Perl

Thông tin học vấn:

Cử nhân Khoa học Kỹ thuật Điện – Chuyên ngành Khoa học Máy tính năm 1998

Sacramento State University

Đào tạo Synopsys và Dịch vụ đào tạo

• Mô hình Verilog cơ bản với Hội thảo VCS
• Chip Synthesis Workshop
• Mô hình Hội thảo Verilog nâng cao
• Hội thảo VERA
• Verilog Coding Styles for RTL Synthesis Workshop Các kiểu mã hóa Verilog cho Hội thảo RTL Synthesis
• Module Compiler Workshop Hội thảo biên dịch mo-đun

Tài liệu tham khảo: Có sẵn theo yêu cầu

DR. John Nguyen

SUMMARY:

• More than twenty years of experience as an ASIC/FPGA design and verification engineer working with Computer Interface Protocols, Digital Signal Processing, and digital communication applications.
• Job experience in micro architecture design, RTL coding, synthesis, static timing analysis, and PNR.
• Job experience in chip simulation and verification using Verilog, ModelSim, and Matlab
• Highly motivated, creative, team player, with excellent interpersonal skills.
• Hard working, reliable, committed to professionalism, and able to multi-task effectively
• Excellent analytical and problem-solving skills.
• Have delivered five successful products.
• Worked on PCI and PCIe interface
• Worked on SRAM, DRAM, SDRAM, and DDR2 Memory interface.
• Đã hoạt động trên NAND, FLASH và MRAM
• Worked on NAND, FLASH, and MRAM interface.
• Experienced with Xilinx Spartan family
• Integrating Matlab with ModelSim to simulate BER performance in digital communication
  receiver.
• Worked with System Architect to convert Matlab conceptual design to hardware implementation achieving the speed performance.

PROFESSIONAL EXPERIENCE:

FPGA Design Engineer

Analog Inference, Inc., Santa Clara, CA

July 2021– Present

• Designed and implemented memory controllers.
• Designed and implemented FPGA test platform.
• System verification of the embedded memory module.
• Wrote behavioral Verilog models for customers.

MTS Design Engineer

Crossbar, Inc., Santa Clara, CA

Nov 2014 – July 2021

• • Designed and implemented RRAM controllers.
• Designed and implemented FPGA test platform for the RRAM.
• Physical Designed using Cadence Encounter 14.1.
• System verification of the RRAM embedded environment.
• Wrote behavioral Verilog models for customers.

Sr. ASIC Design Engineer

Crocus Technology, Inc., Santa Clara, CA

Jan 2013 – Nov 2014

• Designed and implemented the MRAM demo board.
• Designed and implemented the MLU-MiP test boards
• Thiết kế và triển khai 1 demo Box với Android
• Thiết kế và xác thực với thẻ thông minh ISO7816
• Designed and implemented a demo box with an Android OS.
• Designed and verified an ISO7816 smartcard IP.
•  FPGA platform debug using Chipscope Pro.

Sr. FPGA Design Engineer

SanDisk Corp., Milpitas, CA

Jan 2012 – Dec 2012

• Thiết kế và triển khai giao thức bus NAND
• Thiết kế và triển khai với ATBU
• Thiết kế và xác minh với các chuẩn USB2, SRAM, và DDR2
• Thiết kế và xác minh RTL
• Tổng hợp Chip và phân tích thời gian
• Mô phỏng và xác thực sử dụng ModelSim và Chipscope.
• Thực hiện địa điểm & tuyến đường trên dòng FPGA Xilinx Spartan bằng Xilinx ISE xx
• Mã hóa các mô-đun kiểm tra hành vi để mô phỏng và xác thực

Kỹ sư FPGA Design Engineer

AAE Systems Inc., Sunnyvale, CA

Dec 2002 – Nov 2011

• Implemented and verified a CPFSK modem with a Viterbi Algorithm.
• Micro architecture design and RTL coding.
• Coding behavioral module for simulation and verification.
• Running chip synthesis and timing analysis.
• System simulation and verification using ModelSim SE and Matlab.
• Performed place & route on Xilinx Spartan 3 & 6 FPGAs using Xilinx ISE 13.1.
• Converting System Architect’s Matlab conceptual design into FPGA implementable RTL code achieving the timing and size requirements.

FPGA Design Engineer

ComTier Inc., Sunnyvale, CA

Apr 2001 – Sept 2002

• Micro architecture design and RTL coding
• Logic design, RTL coding, synthesis, and timing analysis.
• Writing and maintaining synthesis scripts.
• Integrating and verifying sub-modules and whole chip design.
• Block and whole chip debugging and verification.
• Coding behavioral modules for system testing.
• Writing test-benches using C, Matlab and Perl script.

ASIC Design Engineer

Advanced Micro Devices, Sunnyvale, CA

Jun 1999 – Apr 2001

• Logic design, Behavior RTL coding, synthesis, and timing analysis.
• Writing and maintaining synthesis scripts.
• Integrating and verifying sub-modules and whole chip design.
• Block and whole chip debugging and verification.
• Coding behavioral modules for system testing.
• Writing testbenches using C, Matlab and Perl script.

EDUCATION:

Bachelor of Science in Electrical Engineering – 1998

Minor in Computer Science
Sacramento State University

Synopsys Education and Training Services:

• Basic Verilog with VCS Workshop
• Chip Synthesis Workshop
• Advanced Verilog Workshop
• VERA Workshop
• Verilog Coding Styles for RTL Synthesis Workshop
• Module Compiler Workshop

REFERENCES: Available upon request.

Tiến sĩ Nguyễn Ngọc Mai Khanh

Chức vụ: Cố vấn cấp cao

Giáo dục:

• – Bằng cử nhân khoa học & Thạc sỹ khoa học. Kỹ sư Điện tử Viễn thông, Đại học Bách khoa, Đại học Quốc gia TP.HCM (09/1997 – 08/2004).
• – Tiến sĩ, Đại học Tokyo, Nhật Bản (04/2008-03/2011) – Luận văn về máy phát xung CMOS phục vụ chụp ảnh sóng mm với dàn ăng ten trên chip.

Kỹ năng thí nghiệm:

• – Thiết kế vi mạch (28nm FD-SOI CMOS, 65nm CMOS, 0.25um BiCMOS, 0.18um CMOS).
• – Thiết kế ăng-ten trên chip và linh kiện thụ động.
• – Thiết kế RF/vi sóng và thiết kế mạch điện từ.
• – Lập trình: C, LabView, MatLab, Visual Basic, Assembly, Perl.
• – Công cụ CAD: Cadence Virtuoso, ADS, Goldengate, Spice, OrCAD, Eagle, Altera, Quartus, Xilinx ISE.
• – Công cụ EM: Keysight EMPro, Momentum, HFSS, EMX.
• – Sử dụng trong phòng sạch: in thạch bản EB, quang khắc, phún xạ, khắc (khô & ướt), cưa cắt/cắt laser, liên kết lật/dây.
• – Thiết lập/Xây dựng phép đo: Buồng ăng ten sóng Mm; Hệ thống quét trường gần RF.

Chức vụ đã đảm nhận:

• – Nhà nghiên cứu sau tiến sĩ/Phó giáo sư, Đại học Tokyo, Nhật Bản.
• – Học giả thỉnh giảng, Đại học Công nghệ Eindhoven, Hà Lan.
• – Giảng viên thỉnh giảng, Đại học Quốc gia, Đại học Quốc tế, TP.HCM, Việt Nam.
• – Trợ giảng/Nhà nghiên cứu thỉnh giảng/Giảng viên.

DR. Tran Dung

Position: Board Advisor

Education:

• – Global Executive Leadership, Yale School of Management, Connecticut, USA.
• – Master of Science in Electrical Engineering, Santa Clara University, California, USA.
• – Bachelor of Science in Electrical Engineering, California Polytechnic, San Luis Obispo, USA.
• – High School Diploma in Math and Science, Marie Curie College, Saigon, Vietnam.
• – Operation Lean Six Sigma Blackbelt.

International Experience:

• Over 35 years in the USA and Vietnam.

Industry Sector Experience:

• – Commercial Aerospace.
• – Medical.
• – Industrial.
• – Commercial segments.

Previous Employments:

• – Vice President – Board of Directors of Spartronics Far East Region in Vietnam (2014 – present).
• – Non-executive Board of Directors at HANEL in Vietnam (2008 – 2020).
• – Senior Director Executive at Cisco in the USA, Europe, and Vietnam (1996-2013).
• – Senior Manager at Hewlett Packard (1984-1996).

TS. Trần Dũng

Chức vụ: Cố vấn Hội đồng quản trị

Giáo dục:

• – Lãnh đạo Điều hành Toàn cầu, Trường Quản lý Yale, Connecticut, Hoa Kỳ.
• – Thạc sĩ Khoa học Kỹ thuật Điện, Đại học Santa Clara, California, Hoa Kỳ.
• – Cử nhân Khoa học Kỹ thuật Điện, California Polytechnic, San Luis Obispo, Hoa Kỳ.
• – Bằng Tốt nghiệp Trung học Toán và Khoa học, THPT Marie Curie, Sài Gòn, Việt Nam.
• – Hoạt động Six Sigma Blackbelt.

Kinh nghiệm quốc tế:

• Hơn 35 năm tại Mỹ và Việt Nam.

Kinh nghiệm trong ngành công nghiệp:

• – Hàng không vũ trụ thương mại.
• – Ngành y học.
• – Công nghiệp.
• – Phân khúc thương mại.

Công việc trước đây:

• – Phó Chủ tịch – Hội đồng quản trị Spartronics Viễn Đông Việt Nam (2014 – nay).
• – Hội đồng quản trị không điều hành HANEL tại Việt Nam (2008 – 2020).
• – Giám đốc điều hành cấp cao của Cisco tại Mỹ, Châu Âu và Việt Nam (1996-2013).
• – Giám đốc cấp cao tại Hewlett Packard (1984-1996).

GS.TS Trần Đức Chính

Học vấn và chức vụ:

• – Cử nhân Vật lý, Đại học Quốc gia Hà Nội, Việt Nam (1969).
• – Bằng tiến sĩ về Vật lý với “Summa cum Laude” từ Đại học Friedrich Schiller (FSU) Jena, Đức (1980).
• – Trưởng phòng Thí nghiệm Quang học và Laser, Viện Vật lý, Viện Hàn lâm Khoa học và Công nghệ Việt Nam, Hà Nội (1987 – 1997).
• – Phó Giáo sư, Giáo sư Vật lý tại Viện Vật lý, Viện Hàn lâm Khoa học và Công nghệ Việt Nam, Hà Nội (1991 – nay).
• – Tham gia nghiên cứu và phát triển laser ở Đức, bao gồm cả nghiên cứu tại ESCA – Laser – Lab, Đại học Uppsala, Thụy Điển (1981 – 2000).
• – Nghiên cứu viên cao cấp tại XTREME Technologies, Goettingen, Đức (2001 – 2011).
• – Nghỉ hưu ở Đức từ năm 2012, vẫn giữ chức vụ Tư vấn Công nghệ tại XTREME Technologies.

Thành tích và kinh nghiệm quốc tế:

• – Đóng góp đáng kể cho nghiên cứu laser và plasma ở Châu Âu, tham gia nhiều dự án công nghệ tiên tiến.

GS.TS ĐẶNG LƯƠNG MÔ (Chủ tịch hội đồng)

Chức danh & Bằng cấp:

• – Giáo sư, Đại học Mosesi, Tokyo, Nhật Bản, từ năm 1983.
• – Bằng tiến sĩ. trong Khoa học và Công nghệ, Đại học Tokyo, 1968.

Tác phẩm đã xuất bản:

• – 286 buổi thuyết trình tại Nhật Bản (1962-2002).
• – Trên 90 với Hệ số tác động (IF) hoặc ISI.
• – Đóng góp nổi bật:
• – Đặng Model cho MOSFET, 1977.
• – Mô hình MOS cấp 3 tại SPICE, UC Berkeley, 1979.
• – Công việc quan trọng trong Mô hình số thiết bị bán dẫn.
• – 13 bằng sáng chế liên quan đến chất bán dẫn trên toàn cầu.

Chức vụ:

• – Cố vấn cho Tổng Giám đốc Trường Đại học Bách khoa – Đại học Quốc gia TP.HCM từ năm 1995.
• – Thành viên Hội đồng khoa học trường Đại học Khoa học TP.HCM, Đại học Bách khoa TP.HCM, Đại học Mở và Khu Công nghệ cao TP.HCM.

Giải thưởng:

• – Huân chương Lao động hạng Ba năm 2015.
• – Huân chương Danh dự Thành phố Hồ Chí Minh, năm 2012.
• – Huân chương Kỷ niệm Khoa Điện, Đại học Bách khoa TP.HCM năm 2012.
• – Huân chương Kỷ niệm “15 năm xây dựng và phát triển” của Đại học Quốc gia TP.HCM năm 2010.
• – Giải thưởng Danh dự Nhà nước Việt Nam, 2005.
• – Huy chương Vì sự nghiệp khoa học và công nghệ Việt Nam, 2004.

TS. Trần Công Luân

Trình độ học vấn:

• Tốt nghiệp Học viện Kỹ thuật Quốc gia năm 1974, Thạc sĩ Khoa học Đại học Toronto, Canada và là Tiến sĩ tại Đại học Lehigh, Hoa Kỳ.

Sự nghiệp và chức danh:

• – Cựu thành viên cấp cao của Micron Technology.
• – Cựu thành viên Hội đồng quản trị TSMC.

GS.TS Phạm Công Kha

Chức danh & Cơ quan liên kết:

• Giáo sư tại UEC, Tokyo, từ năm 2017.

Trình độ học vấn:

• Tiến sĩ của khoa Khoa học và Công nghệ, Đại học Sophia, Tokyo, 1995.

Chuyên môn:

• Thiết kế hệ thống phần cứng trên FPGA và mạch tích hợp.

Dự án gần đây:

• Thu hoạch năng lượng, mạng cảm biến năng lượng thấp, truyền dẫn không dây tầm xa, phát hiện lấy thông tin làm trung tâm.

Giải thưởng:

• – 2023: Giải thưởng Bài báo xuất sắc nhất, Hội nghị Quốc tế về Công nghệ tiên tiến cho Truyền thông
• – 2022: Giải thưởng Bài báo hay nhất, Hội nghị SoC Quốc tế lần thứ 19. (ISOCC 2022), Hàn Quốc.
• – 2022: Giải thưởng Bài báo xuất sắc nhất, Hội nghị Quốc tế về Thiết kế và Công nghệ vi mạch. (ICICDT 2022).
• – 2021: Giải thưởng MetaCNI, Hội nghị SoC Quốc tế lần thứ 18. (ISOCC 2021), Hoa Kỳ.
• – 2017: Giải thưởng Bài báo tốt nhất của IEEE, Quốc tế. Hội nghị chuyên đề về Mạch và Hệ thống (ISCAS 2017), Hoa Kỳ.
• – 2012: Giải thưởng Bài báo tốt nhất của IEEE, Hội nghị Quốc tế lần thứ 4 về Truyền thông và Điện tử (ICCE 2012), Việt Nam.

TS. Nguyễn Tấn Đủ (Kiyoshi Mori)

Học vị: Tiến sĩ chuyên ngành Kỹ thuật Điện tử, Đại học Gunma

Chức danh: Phó Chủ tịch kiêm Giám đốc Công nghệ Giải pháp Sáng tạo (INOSO)

Chuyên ngành: Phát triển vi mạch siêu tiêu thụ điện năng thấp. Thiết kế quy trình chế tạo chất bán dẫn (Fab), Phát triển lực lượng lao động cho Fab năng suất cao thông qua đào tạo kỹ sư và sinh viên.

Kinh nghiệm:

• – Texas Instruments Japan: Kỹ sư sản phẩm (4 năm)
• – Texas Instruments USA: Kỹ sư Thiết kế và Quy trình (7 năm)
• – Sony USA: Giám đốc kỹ thuật (13 năm)
• – SEMATECH: Giám đốc dự án R&D (4 năm)
• – Singapore A*STAR: Nhà khoa học cao cấp về điện tử nano (2 năm)

Khen thưởng:

• – Giải thưởng Sản xuất Chất bán dẫn Quốc tế (SEMI), Giải thưởng Giấy Tốt nhất.
• – Sony trên toàn thế giới, Giải thưởng Bằng sáng chế Tốt nhất.

Bằng phát minh:

• – 31 bằng sáng chế về thiết bị bán dẫn và công nghệ xử lý.

TS. Nguyễn Minh Chính

Tóm tắt

• Hơn 25 năm làm Kỹ sư Điện. Có kinh nghiệm về ASIC, Phương pháp thiết kế và thiết kế tín hiệu hỗn hợp, Hệ thống CTNH/SW, thiết kế sản phẩm cấp bo mạch và chip, thử nghiệm và phát triển các sản phẩm cấp bo mạch và chip trong ngành Bán dẫn; hơn 15 năm quản lý dự án và hỗ trợ thiết kế kỹ thuật cho kinh nghiệm bán hàng và tiếp thị. Kết hợp các kỹ năng quản lý dự án với chuyên môn Kỹ sư thực hành. Làm việc và giải quyết các vấn đề ảnh hưởng đến các khái niệm, sản phẩm trong tương lai và trình độ. Chuyên gia về Jitter, Tính toàn vẹn nguồn và phương pháp đo lường. Có kinh nghiệm về Phương pháp thiết kế và thiết kế ASIC, phát triển quy trình thiết kế và kế hoạch thử nghiệm cho sản phẩm mới. Chịu trách nhiệm quản lý trực tiếp dây chuyền sản xuất SMT, bao gồm phát triển quy trình, lập kế hoạch, chất lượng và các hoạt động hậu cần khác của quy trình SMT. Kinh nghiệm thực hành xác nhận/mô tả đặc tính/kỹ thuật sản phẩm cho tất cả các giai đoạn giới thiệu sản phẩm mới. Phát triển kế hoạch thiết kế và kế hoạch sản phẩm/thử nghiệm, thực hiện kế hoạch thử nghiệm, thử nghiệm tự động hóa, phân tích dữ liệu và so sánh dữ liệu kết quả với bảng dữ liệu và thông số kỹ thuật mục tiêu thiết kế, đề xuất thay đổi bảng dữ liệu dựa trên kết quả mô tả đặc tính qua điện áp xử lý, nhiệt độ.

Kỹ năng chuyên ngành:

• Nền tảng vững chắc về phân tích mạch tín hiệu Analog/Hỗn hợp, khả năng xử lý sự cố ở cấp hệ thống tốt và cải thiện hiệu suất của IC analog.
• Có kinh nghiệm về thiết kế ASIC và Mix-Signal cũng như Phương pháp thiết kế
• Có kinh nghiệm thử nghiệm các sản phẩm Điện tử công suất, Thanh ghi bộ nhớ, thiết bị Vòng khóa pha và các sản phẩm truyền dữ liệu RF.
• Các kỹ năng đã được chứng minh về các loại đặc tính và đặc điểm khác nhau của IC bán dẫn
• Thành thạo sử dụng các thiết bị kiểm tra như Máy hiện sóng, Máy phân tích phổ, Máy phân tích tham số, Máy phân tích mạng, Máy tạo nhiễu pha, Máy tạo hàm, v.v.
• Thực hiện đánh giá thiết kế, hỗ trợ nguyên mẫu, mô tả đặc tính trước khi sản xuất bằng cách sử dụng thiết lập băng ghế.
  Sử dụng Lab-view để tự động hóa thiết bị và Sử dụng nhiều loại công cụ mô phỏng khác nhau cho thiết kế và mô phỏng analog/kỹ thuật số: Orcad/ PSPICE …
• Hỗ trợ ứng dụng sản phẩm và phân tích lỗi sản phẩm. Tạo cấu hình burn-in và yêu cầu ESD_LU trên sản phẩm mới.
• Phát triển và thực hiện các quy trình vận hành cho dây chuyền SMT để mang lại kết quả về chất lượng, chi phí, hiệu quả và an toàn, thiết kế và bố trí PCB.
• Kinh nghiệm lập trình: Lập trình C/C++, Python, Visual Basic, Matlab và Labview, lập trình tập lệnh shell UNIX, tập lệnh Excel, Perl, Tcl.

Học vị:

• Cử nhân khoa học Kỹ thuật Điện và Khoa học Máy tính, Đại học California tại Berkeley, Berkeley, CA. (Tháng 12 năm 1996)
• Thạc sĩ Kỹ thuật Điện tại Đại học Santa Clara, CA. (tháng 6 năm 2000)

Kinh nghiệm làm việc:

Renesas Technology America, San Jose, CA (trước đây là IDT) (2008 – nay) ASIC/Thiết kế tín hiệu hỗn hợp, Kỹ sư xác thực và Trưởng dự án kỹ sư.

• Trưởng nhóm phát triển sản phẩm và quản lý chương trình trong việc phát triển, quản lý và giới thiệu sản phẩm mới từ silicon đầu tiên thông qua đặc tính, trình độ chuyên môn và phát hành sản phẩm
• Xác định và quản lý tiến độ dự án và các sản phẩm bàn giao để hoàn thành; Thúc đẩy các bài kiểm tra chất lượng và độ tin cậy của sản phẩm; Trải nghiệm thực tế với nhiều nền tảng ATE và băng ghế khác nhau; Hiểu biết tốt về các quy trình bán dẫn từ chế tạo, thử nghiệm phân loại wafer đến lắp ráp gói và thử nghiệm cuối cùng; Giao diện có kinh nghiệm với các nhà thầu phụ sản xuất theo hợp đồng trong xưởng đúc wafer, lắp ráp gói và hỗ trợ kiểm tra cuối cùng
• Tạo phần cứng thử nghiệm nội bộ trong phòng thí nghiệm để mô tả đặc tính, xuất bản sơ đồ và hướng dẫn sử dụng
  Cập nhật, phát hành và xuất bản bảng dữ liệu sản phẩm theo dữ liệu đặc tính cụ thể
• Phân tích thống kê dữ liệu đặc tính băng ghế và thực hiện phân tích dữ liệu với dữ liệu thử nghiệm ATE sản xuất khối lượng.
• Giao tiếp với các nhóm kỹ thuật khác nhau để giải quyết các vấn đề phức tạp do vấn đề về chương trình thử nghiệm ATE, các vấn đề về thiết kế cận biên, các vấn đề về ứng dụng bo mạch của khách hàng và các vấn đề liên quan đến quy trình đúc gây ra.
• Xác định thông số thử nghiệm của thiết bị, cấu hình thử nghiệm ESD & Latch up và đưa sản phẩm thành công từ silicon đầu tiên đến bản phát hành sản xuất cuối cùng bằng cách cải thiện năng suất phân loại wafer sản phẩm và năng suất thử nghiệm gói.
• Giải quyết nguyên nhân gốc rễ của năng suất thấp bằng cách phân tích thống kê và phân tích dữ liệu năng suất thử nghiệm gói cũng như xem xét dữ liệu Đánh giá quy trình Fab để ổn định quy trình và nâng cao năng suất tổng thể.
• Cung cấp hỗ trợ ứng dụng hiện trường cho nhiều khách hàng khác nhau cho IBM, EMC, AMD và INTEL
• Xác thực và mô tả đặc điểm dòng sản phẩm silicon của bộ tạo thời gian đồng hồ bao gồm nhiều dữ liệu mô tả đặc tính và xác thực băng ghế dự bị cho tất cả các tham số của PLL trong đặc tả bảng dữ liệu của sản phẩm mới.
• Chịu trách nhiệm phát triển các kế hoạch thử nghiệm và mô tả đặc tính sản phẩm và thực hiện các kế hoạch
• Hỗ trợ kỹ thuật cho Nhóm Tiếp thị, làm việc với Nhóm Thiết kế khắc phục sự cố thiết kế và giúp cung cấp sản phẩm mới đúng thời hạn và hỗ trợ Kỹ sư Tiếp thị khắc phục sự cố trên báo cáo của khách hàng.
• Thực hiện tương quan ATE & kiểm tra băng ghế dự bị; báo cáo các vấn đề chức năng cho nhóm thiết kế và tiếp thị để có hành động khắc phục.
• Làm việc về giới thiệu sản phẩm mới, mô tả đặc tính silicon nguyên mẫu, trình độ chuyên môn và các bước cuối cùng
• Làm việc với các kỹ sư kiểm thử ATE để xác định vectơ kiểm thử & mẫu kiểm thử nhằm loại bỏ các vấn đề thoát kiểm thử trên ATE
• Cung cấp hỗ trợ kỹ thuật để phân tích lỗi khi khách hàng trả lại; thực hiện thăm dò vi mô cấp độ khuôn silicon để kiểm tra các lỗi mạch điện và làm việc với nhóm nhà thiết kế & xưởng đúc để có hành động khắc phục đối với các sản phẩm có năng suất thấp do lỗi quy trình.
• Giao tiếp với các kỹ sư lắp ráp và sản xuất subcon để giải quyết các vấn đề liên quan đến lỗi lắp ráp để có hành động khắc phục.
• Xác định quy trình kiểm tra và danh sách kiểm tra; cung cấp đặc tính thử nghiệm băng ghế dự bị
• Thực hiện kiểm tra băng ghế chi tiết để đo các đặc tính điện và rò rỉ đầu vào và đầu ra, thời gian tăng đầu ra, thời gian giảm, độ lệch đầu ra và cường độ đầu ra cũng như đặc tính tính toàn vẹn của tín hiệu đầu ra.
• Phân tích trên các thiết bị Phase Lock Loop như: phân tích jitter, đo nhiễu pha, đo phổ trải rộng tần số, thời gian ổn định PLL và đo độ rộng băng tần vòng lặp pll. (ví dụ: Độ biến động theo chu kỳ, Độ biến động dài hạn, Độ biến động pha, Giảm/trung tâm trải phổ, điều chế trải rộng, tăng đột biến, thời gian khóa PLL, Thời gian khởi động, PPM, Tính toàn vẹn của tín hiệu đầu vào/đầu ra vi sai và một đầu cuối. ..)
• Thực hiện so sánh phân tích về đối thủ cạnh tranh
• Làm việc với DE để giải quyết các vấn đề về silicon; Hỗ trợ Kỹ sư Tiếp thị để thực hiện các yêu cầu từ

Renesas Technology America, CA (trước đây là Mitsubishi Electronic) (2001 đến 4/2008) Kỹ sư thiết kế ASIC vật lý và Kỹ sư thiết kế phương pháp luận, Trung tâm thiết kế phía Tây

• Hỗ trợ khách hàng tổng hợp từ cấp độ RTL đến xây dựng danh sách mạng, phân tích thời gian, phương pháp và quy trình thiết kế ASIC với trách nhiệm dự án cao, khả năng làm việc với khách hàng, có kỹ năng sử dụng công cụ ASIC, kiểm tra, địa điểm và lộ trình, xác minh thiết kế ASIC.
• Hỗ trợ nhóm Bán hàng và Tiếp thị lập kế hoạch kinh doanh, tiến độ ước tính chi phí thiết kế sản phẩm mới, đồng thời lập kế hoạch và quy trình thử nghiệm cho sản xuất.
• Đã phát triển Phương pháp thu hẹp thời gian, Luồng chèn lặp, Luồng và tập lệnh của ECO (sử dụng Perl, primetime, dc_shell) để khắc phục các vi phạm về thời gian (thiết lập, giữ, thời gian chuyển tiếp) ở cấp cao nhất, cấp khối và chip trên Chipset SOC tích hợp mới nhất ở mức 0,1um, 90nm, 65nm và hơn thế nữa.
• Xác định khả năng kết nối và số lượng tế bào trên toàn bộ chip để quyết định các phân vùng vật lý phù hợp ở cấp độ khối và cấp cao nhất để bố trí. Sau đó, tích hợp danh sách mạng ở cấp độ cổng riêng lẻ và các ràng buộc về thời gian cho cấp độ trên cùng và từng khối vào các phân vùng bố cục vật lý để chèn và bố cục quét.
• Vị trí các chân được chỉ định, thực hiện lưới điện mọc lên cho cấp chip, Sơ đồ tầng cho toàn bộ chip sau đó đẩy phân vùng cấp cao nhất và cấp khối xuống, Lập ngân sách thời gian cho cấp chip, cấp cao nhất và cấp khối. Đã tạo SDF và netlist sau khi bố trí để phân tích thời gian vào giờ vàng để đăng xuất và ghi băng.
• Đặt và định tuyến nhiều triệu cổng ASIC cho Sun Microsystems, thiết kế Cisco, Nortel, HP, EPSON với luồng phương pháp phân cấp và làm phẳng cho cấp khối, cấp cao nhất và cấp chip từ vị trí, CTS, sắp xếp thời gian bố trí bài gần hơn, khắc phục các vi phạm hàng loạt, sửa lỗi Vi phạm nhiễu xuyên âm, sửa lỗi kiểm tra quy tắc thiết kế (DRC), tạo GDSII cho băng ra.
• Có kinh nghiệm về Địa điểm và Tuyến đường ASIC. Sơ đồ mặt bằng ASIC, địa điểm và tuyến đường, tạo cây đồng hồ, phân tích xuyên âm, Tính toàn vẹn tín hiệu, trích xuất RC, tạo SDF và đóng thời gian. Hỗ trợ khắc phục sự cố khi gỡ lỗi và cải tiến quy trình hiện có.
• Đã đánh giá Quy trình thiết kế ASIC từ Tổng hợp đến Địa điểm & Tuyến đường và ghi lại bằng cách sử dụng chip ASIC 5 triệu cổng với các công cụ của Cadence và các công cụ của Tóm tắt. Các công cụ mới được triển khai từ Cadence và các công ty EDA khác đã tạo ra trường hợp thử nghiệm để chứng minh các vấn đề trên các công cụ cũng như các công cụ được thiết kế và lựa chọn cho ASIC Design Flow.

Tập đoàn Solectron, San Jose, CA (2000 – 2001) Giám đốc sản xuất SMT

• Chịu trách nhiệm quản lý trực tiếp dây chuyền sản xuất SMT, bao gồm phát triển quy trình, lập kế hoạch, chất lượng và các hoạt động hậu cần khác của quy trình SMT. Hỗ trợ ứng dụng sản phẩm và lỗi sản phẩm
• Làm việc cùng với Kỹ sư quy trình SMT để khắc phục các sự cố trong quá trình sản xuất và thực hiện các hành động khắc phục nhằm tối đa hóa sản lượng của bộ phận SMT trong mỗi ca.
• Quản lý, chỉ đạo và điều phối các dây chuyền sản xuất SMT và trao đổi với nhân viên lập kế hoạch và kỹ thuật về thiết kế quy trình sản phẩm và công cụ để đảm bảo các phương pháp sản xuất hiệu quả. Quản lý các yêu cầu về nhân sự và các chi phí liên quan để cung cấp…
• Phát triển và thực hiện các quy trình vận hành cho dây chuyền SMT nhằm mang lại kết quả về chất lượng, chi phí, hiệu quả và an toàn, khắc phục sự cố và thực hiện hành động khắc phục theo yêu cầu.
• Đánh giá, thực hiện và giám sát các quy trình cũng như hệ điều hành để sản xuất các cụm điện tử công nghệ hỗn hợp và gắn trên bề mặt. Chịu trách nhiệm thiết lập và đánh giá các quy trình sản xuất lắp ráp bảng mạch in (PCBA)

Công nghệ ESS, Fremont, CA (1996 – 2000)
Giám đốc sản phẩm/Kỹ sư kiểm tra

• Đã xác minh và nghiên cứu phân tích lỗi phân tích năng suất thấp trên các thiết bị IC tín hiệu hỗn hợp và ASIC khác nhau. Chịu trách nhiệm phát triển kế hoạch kiểm tra, viết tệp tập lệnh và thực hiện các chương trình kiểm tra trên trình kiểm tra ATE trên các sản phẩm tín hiệu hỗn hợp và sản phẩm ASIC.
• Thực hiện mô tả đặc tính thiết bị, kiểm tra hệ thống và viết báo cáo mô tả đặc tính để chuyển sản phẩm mới vào sản xuất. Đã phát hành thông số kỹ thuật lắp ráp và đánh dấu, phân loại wafer và thông số kỹ thuật thiết lập thử nghiệm cuối cùng.
• Xem xét thông số kỹ thuật giới hạn kiểm tra trên chương trình thử nghiệm, thử nghiệm tương tự gỡ lỗi, các mẫu kiểm tra kỹ thuật số trên người kiểm tra ATE và chương trình thử nghiệm mới đã được xác minh cho các thiết bị vi mạch mới.
• Các sản phẩm có khối lượng lớn được duy trì liên tục: Âm thanh, Modem và Video Được hỗ trợ và liên lạc với nhà lắp ráp và nhà thử nghiệm ngoài khơi để xử lý các vấn đề tương quan giữa vật liệu đang chờ và máy thử nghiệm..
• Tạo bảng burn-in, danh sách pin và mẫu burn-in, phân tích ESD, chốt, sơ đồ liên kết, đánh dấu thông số kỹ thuật cho các thiết bị tape-out mới.
• Xác định các bước kiểm tra sản phẩm sau để giảm thời gian sử dụng máy kiểm tra và có dải bảo vệ điều kiện kiểm tra trong trường hợp xấu nhất để bảo vệ máy kiểm tra không cần thiết ở các thử nghiệm nhiệt độ nóng, phòng hoặc nhiệt độ lạnh.
• Đối chiếu kết quả thử nghiệm chuẩn với kết quả thử nghiệm ATE và đưa Chương trình thử nghiệm ATE vào sản xuất và chuyển giao cho các cơ sở thử nghiệm ở nước ngoài.
• Kỹ sư sản phẩm về truyền thông dữ liệu. Chịu trách nhiệm giới thiệu sản phẩm mới, trình độ chuyên môn, cải thiện năng suất và sản xuất số lượng sản phẩm Video và Âm thanh.
• Hỗ trợ ứng dụng sản phẩm và lỗi sản phẩm. Hoạt động trên trình kiểm tra Credence DUO ATE, chịu trách nhiệm gỡ lỗi và sửa chữa bảng tải giao diện sản phẩm. Cập nhật và thay đổi chương trình thử nghiệm.

Trạng thái: Công dân Hoa Kỳ

Ngôn ngữ: Tiếng Anh, Tiếng Việt

Professor Dang Luong Mo (Chairman of the Science and Training Council)

Title & Degree

• – Professor, Hosei University, Tokyo, Japan, since 1983.
• – Ph.D. in Science and Technology, University of Tokyo, 1968.

Published Works:

• – 286 presentations in Japan (1962-2002).
• – Over 90 with Impact Factor (IF) or ISI.
• – Notable contributions:
• – Dang Model for MOSFET, 1977.
• – MOS Model Level 3 in SPICE, UC Berkeley, 1979.
• – Significant work in Semiconductor Device Numerical Modeling.
• – 13 semiconductor-related patents globally.

Positions:

• – Advisor to Director-General, HCMUT since 1995.
• – Member of Scientific Councils at HCMC University of Science, HCMC University of Technology, Open University, and High-Tech Park in HCMC.

Awards:

• – Third-class Labor Order, 2015.
• – Ho Chi Minh City Badge of Honor, 2012.
• – Commemorative Medal from Faculty of Electrical Engineering, HCMC University of Technology, 2012.
• – Commemorative Medal for “15 years of construction and development” from HCMC National University, 2010.
• – Vietnamese State Honorary Award, 2005.
• – Medal for the Cause of Vietnamese Science and Technology, 2004.

Professor DR. Tran Duc Chinh

Education and Positions:

• – Bachelor’s in Physics, National University Hanoi, Vietnam (1969).
• – Ph.D. in Physics with “Summa cum Laude” from Friedrich Schiller University (FSU) Jena, Germany (1980).
• – Head of the Optics and Laser Laboratory, Institute of Physics, Vietnam Academy of Science and Technology, Hanoi (1987 – 1997).
• – Associate Professor and Professor of Physics at the Institute of Physics, Vietnam Academy of Science and Technology, Hanoi (1991 – present).
• – Engaged in research and development of lasers in Germany, including research at ESCA – Laser – Lab, Uppsala University, Sweden (1981 – 2000).
• – Senior Researcher at XTREME Technologies, Goettingen, Germany (2001 – 2011).
• – Retired in Germany since 2012, still serving as a Technology Consultant at XTREME Technologies.

International Achievements and Experience:

• – Significant contributions to laser and plasma research in Europe, participating in various advanced technology projects.

Professor DR.Pham Cong Kha

Title & Affiliation:

• Professor at UEC, Tokyo, since 2017.

Education:

• Ph.D. in Science and Technology, Sophia University, Tokyo, 1995.

Expertise:

• Hardware system design on FPGA and integrated circuits.

Recent Projects:

• Energy harvesting, low-energy sensor networks, long-range wireless transmission, information-centric detection.

Awards:

• – 2023: Best Paper Award, Intl. Conf. on Adv. Tech. for Communications.
• – 2022: Best Paper Award, 19th Intl. SoC Conf. (ISOCC 2022), Korea.
• – 2022: Best Paper Award, Intl. Conf. on IC Design and Tech. (ICICDT 2022).
• – 2021: MetaCNI Award, 18th Intl. SoC Conf. (ISOCC 2021), USA.
• – 2017: IEEE Best Paper Award, Intl. Symposium on Circuits and Systems (ISCAS 2017), USA.
• – 2012: IEEE Best Paper Award, 4th Intl. Conf. on Comm. and Electronics (ICCE 2012), Vietnam.

DR. Tran Cong Luan

Education:

• Graduated from the National Technical Academy in 1974, Master of Science from the University of Toronto, Canada, and Ph.D. from Lehigh University, USA.

Career and Titles:

• – Former Senior Fellow, Micron Technology.
• – Former Board Member, TSMC.

DR. Nguyen Ngoc Mai Khanh

Position: Senior Advisor

Education:

• – B.S. & M.S. in Electronics-Telecommunications Engineering, University of Technology, National University, HCM City, Vietnam (09/1997 – 08/2004).
• – Ph.D., The University of Tokyo, Japan (04/2008-03/2011) – Thesis on CMOS pulse transmitter for mm-Wave imaging with on-chip antenna array.

Lab Skills:

• – IC design (28nm FD-SOI CMOS, 65nm CMOS, 0.25um BiCMOS, 0.18um CMOS).
• – On-chip antenna & passive component design.
• – RF/microwave design & electromagnetic circuit design.
• – Programming: C, LabView, MatLab, Visual Basic, Assembly, Perl.
• – CAD Tools: Cadence Virtuoso, ADS, Goldengate, Spice, OrCAD, Eagle, Altera, Quartus, Xilinx ISE.
• – EM Tools: Keysight EMPro, Momentum, HFSS, EMX.
• – Clean Room Usage: EB lithography, photolithography, sputtering, etching (dry & wet), dicing saw/laser cutting, flip/wire bondings.
• – Measurement Setting-up/Build-up: Mm-Wave antenna chamber; RF near-field scanning system.

Previous Employment:

• – Post-doc Researcher/Assistant Professor, The University of Tokyo, Japan.
• – Visiting Scholar, Eindhoven University of Technology, Netherlands.
• – Invited Lecturer, National University, International University, HCM City, Vietnam.
• – Teaching Assistant/Visiting Researcher/Lecturer.

DR. Nguyen Tan Du (Kiyoshi Mori)

Degree: Ph.D. in Electronics Engineering, Gunma Universit

Title: Vice President & Chief Technology Officer of Innovative Solutions (INOSO)

Specialized: Develop super Low Power Consuming microchips. Design Process Flow for Semiconductor Fabrication (Fab), Develop the workforce for High Yield Fab through engineers and students training.

Experience:

• – Texas Instruments Japan: Product Engineer (4 years)
• – Texas Instruments USA: Process and Design Engineer (7 years)
• – Sony USA: Engineering Manager (13 years)
• – SEMATECH: R&D Project Manager (4 years)
• – Singapore A*STAR: Nano-Electronics Senior Scientist (2 years)

Bonus prize:

• – Semiconductor Manufacturing International (SEMI), Best Paper Award.
• – Sony worldwide, Best Patent Award.

Patents:

• – 31 patents in semiconductor device and process technology.

DR. Nguyen Minh Chinh

Summary

• Over 25 years working on Electrical Engineer. Experience on ASIC, Mix-Signal design and Design Methodology, HW/SW System, board and chip level products design, testing and development in Semiconductor Industry; over 15 years project management and technical design support for sale and marketing experience. Combines project management skills with hands-on Engineer expertise. Working and solving problems that impact future concepts, products and technologies. Expert level in Jitter, Power Integrity, and measurement methodology. Experience on Design Methodology and ASIC design, develop design flow and test plan for new product. Responsible for the hands-on management of the SMT manufacturing lines, including process development, scheduling, quality, and other logistics of the SMT process. Hands-on validation/characterization/product engineering experiences for all phases of new product introduction. Develop design plan and product/test plan, execute test plan, automation bench test, analyze data
  and compare results data to data sheet and design target specification, recommend data sheet changes based on characterization results cross process voltages emperatures.

SKILLS:

• Solid fundamental on Analog/Mixed signal circuit analysis, good ability on system level troubleshooting and improve analog IC’s performance.
• Experienced on ASIC and Mix-Signal design, and Design Methodology
• Experienced on testing Power Electronic products, Memory Registers, Phase Lock Loop devices, and RF data communication products.
• Proven skills on various types of Semiconductor ICs characterization and application.
• Proficient on using test equipments such as Oscilloscope, Spectrum Analyzer, Parametric Analyzer, Network Analyzer, Phase Noise, Function Generator etc.
• Performed design review, prototype support, pre-manufacturing characterizations using bench setup.
• Use Lab-view for equipment automation and test. Use various types of simulation tools for analog/ digital design and simulations: Orcad/ PSPICE …
• Support product application and product failure analysis. Create burn-in configuration and ESD_LU request on new product.
• Programming experience: C/C++, Python, Visual Basic, Matlab and Labview Programing, UNIX shell script programming, Excel, Perl, Tcl scrip.

EDUCATION:

• B.S. Electrical Engineering and Computer Science, University of California at Berkeley,Berkeley, CA. (Dec, 1996)
  MS Electrical Engineering at Santa Clara University, CA. (June,2000 )

WORK EXPERIENCE:

Renesas Technology America, San Jose, CA (formerly IDT) (2008 – present) ASIC/Mix-Signal Design, Validation Engineer and Engineer Project Lead.

• Product development lead and program manager in new product development, management and introduction from first silicon through characterization, qualification and production release
• Define and manage project schedules and deliverables to completion; Drive product qualification and reliability tests; Hands-on experience with various ATE and bench platforms; Good understanding of semiconductor processes from fabrication, wafer sort test to package assembly and final test; Experienced interface with contract manufacturing subcontractors in wafer foundry, package assembly and final test supports
• Create internal lab bench test hardware for characterization, publish schematics and instruction manual
• Statistically analyze bench characterization data and perform data crunching analysis with volumeproduction ATE test data.
• Interface with various technical groups to solve complex problems caused by ATE tester program issue, marginal design issues, customer’s board application issues and foundry process related issues.
• Define device burn-in spec, ESD & Latch up test configuration and successfully drive product from 1st silicon to final production release by improving product wafer sort yield and package test yield.
• Address low yield root cause by analytically and statistically analyzing package test yield data and reviewing Fab Process Eval data to stabilize process and enhance overall yield.
• Provide field application supports with various customers for IBM, EMC, AMD and INTEL etc.
• Validate and characterize silicon products family of clock timing generators consisting of many PLL. Perform bench validation and characterization data for all the parameters of PLL in data sheet specification of new products.
• Responsible to develop product test and bench characterization plans and execute the plan.
• Technical support for Marketing Group, work with Design team fixed design issue and help deliver new products on time and support Marketing Engineer fixed problem on customer report.
• Perform ATE & bench test correlation; report functional issues to design and marketing groups for corrective actions.
• Worked on new product introduction, proto-type silicon characterization, qualifications and final release.
• Work with ATE test engineers to define test vectors & test patterns to eliminate test escape issues on ATE testers.
• Provide technical supports for failure analysis on customer returns; perform Silicon Die Level Micro-probing to check for circuitry defects and work with designer & foundry group for corrective actions on low yield products due to process defects.
• Interface with assembly engineers and subcon manufacturing to address the assembly defect related issues for corrective actions.
• Define test procedures and checklists; provide bench test characterization report.
• Thực hiện kiểm tra băng ghế chi tiết để đo các đặc tính điện và rò rỉ đầu vào và đầu ra, thời gian tăng đầu ra, thời gian giảm, độ lệch đầu ra và cường độ đầu ra cũng như đặc tính tính toàn vẹn của tín hiệu đầu ra.
• Perform detail bench test to measure Input and output leakage and electrical characteristics, output rise time, fall time, output skew and output strength and output signal integrity characterization.
• Perform analytical comparison on competitor device.
• Work with DE to solve issues on silicon; Support Marketing Engineer to accomplish requests from costumers.

Renesas Technology America, CA (formerly Mitsubishi Electronic) (2001 to 4/2008) Physical ASIC Design Engineer and Methodology Design Engineer, Design Center West

• Assisted the customers with synthesis from RTL level to netlist building, timing analysis, ASIC design methodology and process with high level of project responsibility, the ability to work with the customers, possess ASIC tool skills, testing, place and route, verification ASIC design.
• Support Sale and Marketing group to create the business plan, time line on new product estimate design cost, and create plan and test flow for production.
• Developed Timing Closer Methodology, Repeater Insertion Flow, ECO’s Flow and scripts (using perl, primetime, dc_shell) to fix timing violations (setup, hold, transition time) at top, block level and chip on the latest integrated SOC Chipsets at 0.1um , 90nm , 65nm, and beyond.
• Determined connectivity and cell counts entire chip to decide appropriate physical partitions top and block level for layout. Then, integrate individual gate level netlist and timing constraints for top and each block level into physical layout partitions for scan insertion and layout.
• Assigned pins’ location, perform sprout power grid for chip level, Floor-plan entire chip then push down to top and block levels’ partition, Timing budgeting for chip level, top and block levels. Generated SDF and netlist after layout for timing analysis on primetime for sign-off and tape out.
• Place and Route multi-million gates ASIC for Sun Microsystems, Cisco, Nortel, HP, EPSON design with flatten and hierarchical methodology flow for block level, top level and chip level from placement, CTS, post layout timing closer, fixing slew violations, fixing Crosstalk violations, fixing design rules check (DRC), generated GDSII for tape out.
• Experienced in ASIC Place and Route. ASIC Floorplan, place and route, clock tree generation, Cross-talk analysis, Signal Integrity, RC extraction, SDF generation and timing closure. Assist with problems debug and enhancements to the existing flow.
• Evaluated the ASIC Design Flow from Synthesis to Place & Route and tape out by using 5 million gate ASIC chips with Cadence’s tools, and Synopsis’s tools. Implemented new tools from Cadence and other EDA companies created the test case to prove the problems on tools and designed and selected tools for ASIC Design Flow.

Solectron Coporation, San Jose, CA (2000 – 2001) SMT Production Manager

• Responsible for the hands-on management of the SMT manufacturing lines, including process development, scheduling, quality, and other logistics of the SMT process. Support product application and product failure analysis.
• Worked in conjunction with the SMT Process Engineer to troubleshoot problems with production and implements corrective actions as required. Maximize the output of the SMT department on each shift.
• Manage, direct and coordinate the SMT manufacturing lines and processes. Conferm with planning and engineering staff concerning product process design and tooling to ensure efficient production methods. Manage staffing requirements, and related costs to provide…
• Develop and execute operational procedures for the SMT lines that deliver quality, cost, efficiency, and safety results, troubleshoot problems and implement corrective action as required.
• Evaluates, implements, and monitors processes and operating systems for the manufacture of surface mount and mixed technology electronic assemblies. Responsible for establishing and evaluating Printed Circuit Board Assembly (PCBA) manufacturing processes

ESS TECHNOLOGY, Fremont, CA (1996 – 2000)
Manager of Product/Test Engineer

• Verified and studied low yield analysis failure analysis on various ASIC and mixed signal IC devices. Responsible for developing a test plan, writing a script file and executing test programs on ATE tester on mixed-signal products and ASIC product.
• Performed device characterization, system testing and wrote characterization report to transfer new product to production. Released assembly and marking specification, wafer sort and final test set up specification.
• Reviewed test limit spec on test program, debugged analog test, digital test patterns on ATE testers, and verified new test program for new IC devices.
• Sustained high volume products: Audio, Modem and Video product. Supported and communicated with assembly house and test house off shore in disposition of on-hold material and tester correlation issues..
• Created burn-in board, pin list and burn-in pattern, analyzed ESD, latch up, bonding diagram, marking specification for new tape-out devices.
• Define product test follows to reduce tester use time and have the worst case test condition guard band to cover the unnecessary tester on either hot, room or cold temp testes.
• Correlate bench test results to ATE test result and release ATE Test Program to production and transfer to oversea test facilities.
• Product Engineer for Data communication products. Responsible for new product introduction, qualification, yield improvement, and volume production of Video and Audio product.
• Support product application and product failure analysis. Works on Credence DUO ATE tester, responsible for product interface load board debugs and repairs. Update and change test programs.

STATUS: US citizen

Language: English, Vietnam

Chuyên gia Nguyễn Thị Bích Yến

Chức vụ: Thành viên cấp cao tại soitec

Chuyên môn:

• – Vật liệu tiên tiến và Công nghệ vi mạch.

Học vấn:

• – Tốt nghiệp Đại học Texas năm 1977.

Sự nghiệp:

• – Motorola, Schaumburg, Illinois, từ năm 1980.
• – Trưởng bộ phận phát triển bóng bán dẫn tiên tiến tại Free Scale, 2004
• – Liên minh Crolles cho CMOS, 2002-2007.
• – Thành viên cấp cao của Soitec, Thiết kế bảng nổi đa năng cách điện.

Danh hiệu và giải thưởng:

• – Các danh hiệu Đổi mới Đặc biệt và Dan Noble Fellow tại Motorola.
• – Giải thưởng Công nghệ Màu sắc dành cho Phụ nữ, 2004.
• – Thành viên IEEE, 2020. 

Expert Nguyen Thi Bich Yen

Position:

• Senior fellow at soitec

Specialize:

• – Advanced Materials and Microchip Technology.

Education:

• – Graduated from the University of Texas in 1977.

Career:

• – Motorola, Schaumburg, Illinois, since 1980.
• – Head of Advanced Transistor Development at Free Scale, 2004.
• – Crolles Alliance for CMOS, 2002-2007.
• – Soitec, Senior Fellow, Insulating Backplane Design.

Honors and Awards:

• – Special Innovation and Dan Noble Fellow titles at Motorola.
• – Color Technology Award for Women, 2004.
• – IEEE Fellow, 2020.